Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal
2. Alat dan Bahan
3. Rangkaian Simulasi
4. Prinsip Kerja Rangkaian
5. Video Rangkaian
6. Analisa
7. Link Download

1. Jurnal

2. Alat dan Bahan

     1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

        2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

           3. Power DC

Gambar 5. Power DC

           4. Switch (SW-SPDT)

Gambar 6. Switch

          5.  Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

Rangkaian pada percobaan ini terdiri dari dua jenis flip-flop, yaitu J-K Flip-Flop dan D Flip-Flop, yang masing-masing menerima input logika dari bit-bit B6 sampai B0. Setiap perubahan kombinasi input dan pulsa clock akan mempengaruhi keadaan output pada masing-masing flip-flop.

• Pada J-K Flip-Flop, dua masukan utama (J dan K) menentukan kondisi keluaran:

  • Jika J = 0 dan K = 0, maka output tidak berubah (hold).

  • Jika J = 0 dan K = 1, maka output reset (Q = 0).

  • Jika J = 1 dan K = 0, maka output set (Q = 1).

  • Jika J = 1 dan K = 1, maka output akan toggle (berubah dari 0 ke 1 atau sebaliknya) setiap kali menerima pulsa clock.

  Dengan demikian, J-K Flip-Flop dapat berfungsi sebagai memori maupun pembalik logika (toggle) tergantung kondisi inputnya.

• Pada D Flip-Flop, prinsip kerjanya lebih sederhana, yaitu output Q selalu mengikuti input D setiap kali ada pulsa clock. Jika D = 1 maka Q = 1, dan jika D = 0 maka Q = 0.
  Artinya, D Flip-Flop bekerja sebagai penyimpan data (data latch) yang menyalin nilai input ke output saat clock aktif.

Secara keseluruhan, rangkaian ini menunjukkan bagaimana kombinasi input logika dan pulsa clock dapat mengubah atau mempertahankan keadaan output pada kedua jenis flip-flop. Rangkaian J-K menunjukkan karakter toggle dan memori, sedangkan D Flip-Flop menampilkan karakter penyimpanan data sinkron terhadap clock.

5. Video Rangkaian

6. Analisa

 Pada percobaan pertama ini dilakukan pengamatan terhadap respon dua jenis flip-flop,yaitu J-K Flip-Flop dan D Flip-Flop — terhadap berbagai kombinasi sinyal input digital (B6 sampai B0). Tujuan dari percobaan ini adalah untuk memahami perbedaan karakteristik dan perilaku kedua jenis flip-flop dalam memproses sinyal logika, baik saat kondisi set, reset, maupun saat terjadi perubahan (toggle).

Secara umum, J-K Flip-Flop merupakan pengembangan dari S-R Flip-Flop yang dapat mengatasi kondisi terlarang pada S dan R aktif secara bersamaan. Pada J-K Flip-Flop, ketika J = 1 dan K = 1, maka output akan mengalami toggle (berubah dari 0 menjadi 1 atau sebaliknya) setiap kali clock aktif. Sementara itu, D Flip-Flop (Data Flip-Flop) memiliki karakteristik bahwa output Q akan selalu mengikuti nilai input D pada setiap pulsa clock, sehingga lebih sederhana dalam penggunaannya.

Berdasarkan hasil pengamatan pada tabel percobaan, analisis untuk setiap kondisi adalah sebagai berikut:

1. Kondisi 1 (B1 = 1, B0 = 0):
   Pada kondisi ini, output dari J-K Flip-Flop menunjukkan H7 = 0 dan H6 = 1, sementara D Flip-Flop menghasilkan H4 = 0 dan H3 = 1. Hal ini menunjukkan bahwa J-K Flip-Flop berada dalam kondisi reset (Q = 0) karena input logika menempatkan K = 1 dan J = 0. Sementara itu, D Flip-Flop mengikuti input logika D = 1, menghasilkan output Q = 1. Dengan demikian, perubahan pada input B1 dan B0 secara langsung mengatur kondisi set/reset pada kedua flip-flop.

2. Kondisi 2 (B2 = 0, B1 = 0):
   Pada kondisi ini, kedua input rendah sehingga J-K Flip-Flop berada dalam mode no change, yaitu output mempertahankan keadaan sebelumnya. Hasil menunjukkan H7 = 0, H6 = 1, sama seperti kondisi awal. D Flip-Flop juga tidak mengalami perubahan karena clock tidak aktif atau input D tetap. Hal ini memperlihatkan sifat penyimpanan data (latching) pada flip-flop.

3. Kondisi 3 (B2 = 1, B1 = 0):
   Dengan perubahan pada B2, J-K Flip-Flop tetap tidak mengalami perubahan besar karena kombinasi input belum memenuhi kondisi toggle (J dan K belum sama-sama 1). D Flip-Flop juga tetap menahan data sebelumnya. Ini menegaskan bahwa perubahan sebagian input belum tentu mempengaruhi output bila clock atau kondisi penuh toggle belum terpenuhi.

4. Kondisi 4 (B4 = 0, B3 = 1, B1 = 1, B0 = 1):
   Adanya simbol pulsa pada B3 menandakan clock aktif. Dengan clock aktif, J-K Flip-Flop menanggapi sinyal masukan, tetapi output H7 tetap 0 dan H6 = 1 yang menunjukkan belum terjadi toggle. D Flip-Flop masih mengikuti nilai D, yaitu H4 = 0 dan H3 = 1. Artinya, clock aktif belum menyebabkan perubahan karena kondisi input belum memenuhi logika toggle.

5. Kondisi 5 (B4 = 1, B3 = 1, B1 = 1, B0 = 0):
   Pada kondisi ini, output J-K Flip-Flop berubah menjadi H7 = 1 dan H6 = 0, yang menunjukkan bahwa terjadi toggle (perubahan dari 0 menjadi 1). Hal ini disebabkan oleh kombinasi input yang memenuhi logika J = 1 dan K = 1 bersamaan dengan adanya pulsa clock. D Flip-Flop menghasilkan H4 = 1 dan H3 = 0, menandakan bahwa output mengikuti input D = 0 saat clock aktif.

6. Kondisi 6 (B5 = 0, B3 = 1, B2 = 1, B1 = 1):
   Kondisi ini masih menunjukkan hasil output yang sama dengan kondisi sebelumnya (H7 = 1, H6 = 0) karena tidak ada perubahan signifikan pada sinyal clock atau input logika. Hal ini membuktikan bahwa flip-flop menyimpan keadaan terakhirnya hingga ada perubahan logika atau pulsa baru yang memicu perubahan.

7. Kondisi 7 (Seluruh input logika tinggi):
   Ketika seluruh input bernilai 1, J-K Flip-Flop mengalami toggle berulang pada kedua output (H7 dan H6). Kondisi ini menunjukkan perilaku khas J-K Flip-Flop sebagai toggle flip-flop, di mana setiap pulsa clock mengubah keadaan output secara bergantian. Sedangkan D Flip-Flop pada kondisi ini tidak digunakan atau berada dalam keadaan hold.

7. Link Download

• Download Rangkaian [Download]
  Download Video Simulasi [Download]
  Download Datasheet SPDT [Download]
  Download Datasheet IC 4028 [Download]]